CoWoSとは？2.5D実装とインターポーザ製造を装置視点で解説

AI向けGPUの供給を左右する技術として、たびたび名前が挙がるCoWoS。TSMCが開発したパッケージ技術で、「CoWoSの生産能力がAIチップの出荷量を決める」とまで言われます。

なぜ、チップを載せる「台座」にすぎないものが、これほど重要なのか。答えは、この台座がほとんど半導体そのものだからです。

この記事では、CoWoSと2.5D実装を装置の視点から解説します。どの装置で作られ、どこに限界があり、なぜTSMCがほぼ独占しているのか。関連技術はHBMはどう作られる？やTSV（シリコン貫通電極）とは？もあわせてご覧ください。

CoWoSとは｜名前が構造を表している

CoWoSは Chip on Wafer on Substrate の略です。この名前が、そのまま構造を示しています。

• Substrate（基板）：一番下の樹脂基板
• Wafer（ウェハー）：その上に載るシリコンインターポーザ
• Chip（チップ）：さらにその上に並ぶGPUとHBM

つまり「基板の上にウェハーを載せ、その上にチップを載せる」という三層構造です。

従来のパッケージは、チップを樹脂基板に直接載せていました。しかしAI向け半導体では、GPUとHBMの間で膨大なデータをやり取りする必要があり、樹脂基板の配線では細かさが足りません。

そこでチップと基板の間に、もう一枚シリコンの板を挟むという発想が生まれました。これがインターポーザであり、2.5D実装と呼ばれる方式です。

なぜ「2.5D」なのか

チップを平面に並べるだけなら2D、垂直に積み重ねれば3Dです。CoWoSはチップを横に並べるが、その下に配線専用のシリコン層を敷く——平面と立体の中間なので2.5Dと呼ばれます。

	2D	2.5D（CoWoS）	3D
チップの配置	基板上に平面配置	インターポーザ上に平面配置	垂直に積層
配線の密度	低い	高い	最も高い
代表例	従来のパッケージ	GPU＋HBM	HBM内部の積層

実際のAI半導体では、HBM内部は3D（TSVで積層）、GPUとHBMの接続は2.5D（CoWoS）という組み合わせで使われています。

核心｜インターポーザは「配線だけの半導体」

ここがCoWoSを理解する最重要ポイントです。

シリコンインターポーザには、トランジスタがありません。演算も記憶もしません。あるのは多層の微細配線と、裏面へ通じるTSVだけです。

しかし、その配線は半導体の前工程と同じ技術で作られます。

工程	やること	使う装置
露光	配線パターンを転写する	露光装置
成膜	絶縁膜・バリア膜をつける	CVD／ALD／PVD装置
エッチング	配線溝やビアを掘る	エッチング装置
めっき	銅で配線を埋める	電解めっき装置
CMP	余分な銅を削り平坦化する	CMP装置
TSV形成	裏面へ貫通電極を作る	DRIE、めっき、CMP

見てのとおり、登場する装置はすべて前工程のものです。露光装置で微細なパターンを描き、めっきとCMPで銅配線を作る——やっていることは、ロジックチップの配線工程とほぼ同じです。

インターポーザは「トランジスタを作らない半導体チップ」と言えます。だからこそ、後工程の設備では作れません。前工程のクリーンルームと装置群が必要です。各装置の詳細は露光装置、CMP装置をご覧ください。

装置視点の最大の壁｜レチクルの限界

CoWoS製造には、装置に由来する物理的な限界が存在します。露光装置が一度に露光できる面積です。

露光装置は、マスク（レチクル）のパターンを一度に転写します。この1ショットの最大面積は約830mm²——これが業界標準の上限です。装置の光学系による制約であり、簡単には変えられません。

ところがCoWoSのインターポーザは、GPUと複数のHBMを載せるため、この面積では収まりません。報道によれば、シリコンインターポーザの面積は2016年にレチクルの1.5倍だったものが、2023年には3.3倍へと拡大しています。

ではどうやって作るのか｜スティッチング

解決策は、複数回の露光をつなぎ合わせることです。これをスティッチング（縫い合わせ）と呼びます。

1ショットで描ける範囲を並べて露光し、その境界で配線をつなぎます。しかし、これは簡単ではありません。

• 継ぎ目の精度：数ナノメートル単位でずれれば、配線がつながらない
• ショット数の増加：面積が増えるほど露光回数が増え、時間もコストもかかる
• 歩留まりへの影響：継ぎ目が増えるほど、不良のリスクも増える

「AI半導体のパッケージが大きくなり続ける」という要求と、「露光装置は830mm²しか描けない」という制約——この綱引きが、CoWoSの生産能力を規定しています。

CoWoSが「作れる量に限りがある」と言われる背景には、この装置由来の制約があります。

組み立ての2段階｜CoW と WoS

CoWoSという名前は、製造の順序も表しています。

段階	内容	主な装置
CoW（Chip on Wafer）	インターポーザ（ウェハー状態）の上に、GPUとHBMを実装する	フリップチップボンダー
WoS（Wafer on Substrate）	実装済みのインターポーザを切り出し、樹脂基板に載せる	ボンダー、モールド装置

先にチップをウェハー上へ実装し、後から基板に載せる——この順序が名前の由来です。

ここで問題になるのが歩留まりの重みです。CoW段階で載せるのは、GPUもHBMも極めて高価な部品です。実装に失敗すれば、その高価なチップごと失われます。

HBMと同様、ここでも「載せる前に良品を確定させる」ことが決定的に重要になります。ボンディング装置についてはダイボンダーとワイヤボンダーの違いをご覧ください。

大面積化がもたらす反りとの戦い

もうひとつの難所が反りです。

シリコン、樹脂基板、封止材は、それぞれ熱膨張率が違います。加熱と冷却を繰り返す製造工程で、この差が応力を生みます。

問題は、面積が大きいほど反りの絶対量も大きくなることです。レチクルの3倍を超える巨大なインターポーザでは、わずかな反りが端では大きなズレになります。

反れば接合不良が起き、最悪の場合は割れます。「大きくすれば性能は上がるが、作るのは指数関数的に難しくなる」——先端パッケージが直面する共通の課題が、CoWoSでは最も先鋭的に現れます。封止の課題はモールド装置とは？でも解説しています。

CoWoSの3つの派生｜S・R・L

TSMCは、インターポーザの材質によって複数のバリエーションを展開しています。

種類	インターポーザ	特徴
CoWoS-S	シリコン	最も配線が微細。標準的なタイプ
CoWoS-R	有機RDL（再配線層）	シリコンより安価で大面積化しやすい
CoWoS-L	小型シリコンチップ＋RDL	必要な部分だけシリコンを使う折衷案

興味深いのはCoWoS-Lの発想です。インターポーザ全面をシリコンにすると高価で、大面積化も難しい。そこで高密度配線が必要な箇所にだけ小さなシリコン片を埋め込み、残りは安価なRDLで済ませる——コストと性能を両立させる工夫です。

「全部を最高性能にするのではなく、必要な場所だけ贅沢にする」という考え方は、チップレットの思想とも通じます。

なぜTSMCがほぼ独占しているのか

CoWoSを商業規模で量産できる企業は、現状ほぼTSMCに限られます。理由は構造的なものです。

前述のとおり、シリコンインターポーザの製造には前工程のクリーンルームと装置群が必要です。露光装置、成膜装置、CMP装置——ロジックチップを作る設備がなければ話になりません。

ここで両者の立場を比べると、差は明白です。

• 後工程専業（OSAT）：組立の技術はあるが、前工程の設備を持たない
• ファウンドリ：前工程の設備を持つが、従来は組立を手がけなかった
• TSMC：前工程の設備を持ち、かつ組立まで統合した

つまりCoWoSは、前工程と後工程の両方を持つ企業でなければ成立しない技術なのです。この構造が、TSMCの独占的な地位を支えています。

「後工程が主役になった」という業界の変化は、単にパッケージが重要になったという話ではありません。前工程の技術を持つ者が、後工程まで支配し始めた——CoWoSは、その象徴です。後工程全体の変化は半導体の後工程装置とは？をご覧ください。

関連する装置メーカー

工程	主な装置メーカー
露光（インターポーザ配線）	ASML、ニコン、キヤノン
成膜・エッチング	Applied Materials、Lam Research、東京エレクトロン
めっき・CMP	Applied Materials、荏原製作所
実装（CoW）	ASMPT、Besi、東レエンジニアリング、新川
封止	TOWA、アピックヤマダ
研削・切断	ディスコ、東京精密
検査	各社X線・電気検査装置

CoWoSの需要拡大は、前工程装置メーカーにとっても追い風です。パッケージのために露光装置やCMP装置が追加で必要になるという、従来なかった需要が生まれています。各社の規模は半導体製造装置メーカー世界ランキング2026をご覧ください。

よくある質問

CoWoSは何の略ですか？

Chip on Wafer on Substrate の略です。基板（Substrate）の上にウェハー（インターポーザ）を置き、その上にチップを載せる構造と、製造順序の両方を表しています。

インターポーザとは何ですか？

チップと基板の間に挟む中間基板です。表面に微細な多層配線を持ち、チップ同士を高密度につなぎます。裏面へはTSVで信号を通します。トランジスタを持たない「配線専用の半導体」といえます。

なぜCoWoSは供給不足になるのですか？

製造に前工程の設備が必要で、増産には巨額の投資と時間がかかるためです。加えて、レチクル面積の制約からスティッチングが必要で、大面積になるほど生産効率が下がります。装置由来の物理的な制約が、生産能力の上限を作っています。

2.5Dと3Dはどちらが優れていますか？

用途が異なります。3Dは配線をさらに短くできますが、放熱が難しくなります。2.5Dはチップを平面に並べるため熱を逃がしやすく、大きなGPUには適しています。実際のAI半導体では両方が併用されています。

まとめ

• CoWoSはChip on Wafer on Substrateの略で、名前が構造と製造順序を表す
• シリコンインターポーザはトランジスタを持たない「配線だけの半導体」
• その製造には露光・成膜・エッチング・めっき・CMPと前工程装置が総動員される
• 露光装置の1ショット上限は約830mm²で、大面積化にはスティッチングが必要
• インターポーザ面積は2016年にレチクルの1.5倍、2023年には3.3倍まで拡大
• CoW（チップ実装）とWoS（基板搭載）の2段階で組み立てる
• CoWoS-S／R／Lがあり、Lは必要な箇所だけシリコンを使う折衷案
• 前工程と後工程の両方を持つ企業でなければ作れず、それがTSMC独占の理由

関連技術はHBMはどう作られる？、ハイブリッドボンディングとは？、装置全体の位置づけは半導体製造装置とは？種類と役割を工程順にわかりやすく解説をご覧ください。

参考・出典

• EE Times Japan「インターポーザに複数のシリコンダイを近接して並べる2.5次元集積化」
• EE Times Japan「10年で5世代の進化を遂げた高性能パッケージング技術『CoWoS』」
• 一般社団法人日本半導体製造装置協会（SEAJ）「半導体製造装置分類表」